由于时钟门分布在设计中的各个层面，时钟门和时钟复用器中的一部分电路可能重复多余，导致插入多级buffers，从而产生很长的insertion delay。ClockNetOpt可以优化时钟网表，去除一些冗余的电路。这一优化保证逻辑功能不变，原布尔代数式不变，同时生成第三方工具所需的ECO文件，使得Insertion delay 大大降低。