Schematic Browser
Netlist Viewer
Clock Tree Viewer
Physical Hilight
Layout Viewer
Routing Density
Placement Density
Timing Histograms
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Clock Explorer
时钟树分析工具
时钟线网是分布在整个芯片电路中的。面对复杂的设计，有时很难理清时钟系统的结构和给定有效的时钟综合约束文件。现有的工具缺乏有效的时钟分析能力，常常导致综合后的时钟产生很大的Clock
Skew和Insertion
Delay。ClockExplorer提供了TCL、时钟结构文本浏览器和模块化的原理图，使时钟结构清晰简洁，一目了然.
ClockExplorer还可以帮助用户进行网表级和物理级之间的交互浏览和查询。经过深入分析和了解时钟系统后，ClockExplorer可自动产生约束文件,用于时钟综合。
功能列表：
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时钟结构浏览器
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多种浏览工具，网表级、物理级浏览；原理图方式、文本方式浏览等，并可以在各种浏览器之间相互切换
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产生紧凑的时钟原理图，时钟树分层模块化，使结构一目了然
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进行DRC检查
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提供检索功能，检索Cells，Nets，Pins；并显示Pin的属性
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加亮显示最短的和最长的时钟路径
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可从任意Pins回溯搜寻到时钟源头
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按范围分布显示Clock
Skew数值，及时钟Skew的直方分布图
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显示时钟时序结果
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时钟结构分析工具
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找出Overlap
Clocks
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找出Reconvergence
Clocks
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找出异常时钟设置，例如：Stop
Pins ( Sync Pins, Leaf Pins)，Defined
(Explicitly) Excluded
Pins ( Ignored Pins), and Derived ( Implicitly ) Excluded
Pins ( Ignored Pins)
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找出不友好的Clock
Gates，例如：XOR,
XNOR
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找出Generated
Clocks
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找出Clock
Gating Cells
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分析不理想的时钟路径
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验证时钟定义，以获得更平衡的时钟树
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生成时钟综合用约束文件
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